【岗位职责】
参与数字模块的规格定义与架构初步规划，协助完成模块的设计编码（Verilog）与功能仿真
配合团队完成项目规格书的撰写与修订，参与芯片整体架构的讨论与确认
与模拟、版图、测试团队协同工作，参与分析并解决设计或测试过程中的 bug，记录问题处理方案
协助编写项目技术文档（如设计文档、仿真报告、测试用例说明）
【任职要求】
硕士及以上学历，计算机科学与技术、通信工程、微电子科学与工程、集成电路设计与集成系统等相关专业
熟练掌握 Verilog 硬件描述语言，能独立完成简单数字模块（如计数器、状态机、UART 接口）的代码编写与功能仿真
了解数字 IC 前端设计基本流程（需求分析→编码→仿真→综合），了解 Synopsys、Cadence 等主流数字 EDA 工具（如 VCS、DC、Verdi）者优先
具备基础的数字电路分析能力，能理解时序约束、功耗优化等基本设计要求
了解高通 QC、USB PD、华为 SCP 等主流快充协议者优先，对电源管理类数字 IC 设计感兴趣者更佳
学习能力强，具备良好的团队合作精神，能适应项目推进中的协作需求